Vliv jazyků vysoké úrovně na výsledný fyzický návrh číslicových obvodů do FPGA

Instituce: Vysoké učení technické v Brně
Fakulta/ústav: Fakulta elektrotechniky a komunikačních technologií
Další údaje o pracovišti: Ústav mikroelektroniky
Lektoři: Martin Šťáva

Popis: Cílem práce je zjistit, jaký dopad na výslednou implementaci konkrétních obvodů do čipů FPGA má použití jazyků pro vysokoúrovňovou syntézu číslicových obvodů a systémů v porovnání s jazyky pro nízkoúrovňovou syntézu. Mezi jazyky pro vysokoúrovňovou syntézu (tzv. „high-level synthesis“; HLS) patří např. C/C++, SystemC, Handel-C apod.; mezi jazyky pro nízkoúrovňovou syntézu patří např. VHDL, Verilog, ABEL aj. **** Téma spadá do oblastí mikroelektroniky, informačních technologií a počítačového inženýrství; nevyžaduje cestování mimo Brno. Téma je vhodné (nejen) pro studenty, kteří se chystají studovat vysokou školu se zaměřením na mikroelektroniku, informační technologie či počítačové inženýrství. **** Od studentů jsou požadovány analytické schopnosti, alespoň pasivní znalost anglického jazyka na úrovni B2 (CEFR), schopnost popisovat číslicové obvody a systémy, alespoň mírně pokročilá znalost jazyka C/C++ a alespoň základní znalost jazyka VHDL či obdobného nízkoúrovňového jazyka; vhodná (nikoliv však nutná) je i základní znalost některého vývojového systému, jako např. Xilinx Vivado HLS, Intel/Altera Prime, Intel FPGA SDK for Open Computing Language (OpenCL), Intel HLS Compiler aj. **** Očekávaným výstupem jsou: a) výzkumná zpráva; b) zdrojové kódy (C/C++, VHDL apod.) a projektové soubory. Výzkumná zpráva bude pojednávat o dopadu použití některého jazyka HLS pro popis konkrétních číslicových obvodů (systémů) na výslednou implementaci do konkrétních čipů FPGA. Konkrétní číslicové obvody (systémy) budou popsány v některém jazyku HLS a jejich implementace porovnána s implementací získanou z popisu těch samých obvodů (systémů) v některém nízkoúrovňovém jazyku (nejlépe VHDL). Sledovanými parametry budou především nejvyšší dosažitelná frekvence implementovaného obvodu (systému), velikost zabraného FPGA (počet obsazených zdrojů), spotřeba elektrické energie, doba vývoje, doba potřebná k získání fyzického návrhu (tj. doba převodu z popisu obvodu do získání konfiguračního souboru FPGA), cena vývojových prostředků. Výzkum bude proveden v několika vybraných vývojových systémech. **** Studenti mohou očekávat uvedení do problematiky, přístup k návrhovému systému Xilinx Vivado, popř. dalším, k vývojovému prostředí C/C++, výpomoc s jazyky C/C++ (SystemC) a VHDL a výpomoc se zjišťováním sledovaných parametrů.